Alexandra MATEOS (MORAUX)

En résumé

Entreprises

• ESIEE Paris - Étudiant apprenti

  Noisy-le-Grand Cedex maintenant

• Zodiac Data Systems - Responsable ingénierie projet

  2018 - maintenant Rôle transverse en dessous du chef de projet -> management fonctionnel
  Je suis amenée à dialoguer avec tous les différents métier du projet afin de le mener à bien.
  
  Écriture de spécification
  Dialogue avec le client
  Animation d'Obeya
  Suivi de projet

• Zodiac Data Systems - Ingénieur R&D VHDL

  2015 - 2017 Ecritures de spécifications
  Développement VHDL sur cartes d’acquisition et traitement analogiques
  Tests sur carte XILINX Spartan 6 et Artix 7
  Traitement des faits techniques
  Développement du logiciel de vérification des règles de codage en ruby
  Encadrement de stagiaires

• T&S TECHNOLOGY & STRATEGY ENGINEERING - Ingénieur FPGA/VHDL

  Schiltigheim 2014 - 2015 en mission chez Zodiac Data Systems
  
  Mise à jour des spécifications de la carte
  Développement VHDL de plusieurs fonctionnalités pour projet de rénovation BOEING sur 737MAX
  Tests sur carte XILINX Spartan 6 avec support de mise au point et Intégration et adaptation des moyens de tests en Ruby

• Viveris Technologies - Ingénieur en electronique numérique

  RUNGIS 2014 - 2014 Ingénieur au Bureau d'études
  
  Projet pour Sagem : banc de tests de carte comportant des mémoires sur cible Cyclone II
  - Développement VHDL d'un module de communication avec les mémoires
  - Intégration des modules, dont un NIOS II, avec SOPC Builder
  - Développement C de l’algorithme de test sur Eclipse
  - Rédaction du manuel utilisateur
  
  Projet pour Alstom Power : mise au point de cartes gérant des électrovannes de refroidissement de centrales nucléaires
  - Validation et adaptation du VHDL sur carte A3P250 Actel
  - Validation de l'électronique bas niveau
  - Simulation sous LTspice
  - Mise à jour des documents de conception

• Extia - Ingénieur FPGA/VHDL

  SEVRES 2012 - 2013 En mission chez Safran ES (Montigny-Le-Bretonneux)
  
  -conception et développement d’IPs pour un SOC dans le cadre d’un projet Fadec d’hélicoptère sur cible Altera Stratix V :
  Mise à jour des spécifications
  Développement/ Adaptation VHDL de modules d'acquisition, échantillonage, filtrage et détection de survitesse
  Mise en place de testbenchs automatisés bas niveau et haut niveau
  Intégration d’IP
  
  -création de moyens de test pour des fonctionnalités d’actionneurs sur cible Actel APE3000:
  Rédaction des spécifications (design document and verification et validation plan)
  Développement VHDL de modules unitaires (dont interfaçage avec un DAC, un tachymètre)
  Validation avec Testbenchs automatisés
  Participation au processus de qualité : relecture de spécifications, de code (par rapport aux règles de codage Safran),
  Vérification des testbenchs
  
  -Projet de Debug Module servant à la maintenance des avions sur Altera cylcone III.
  Investigations des problèmes de filtrage des commandes ATA avec SignalTap (Altera)
  

• BNP - Apprentie ingénieur en développement VHDL/FPGA

  Paris 2009 - 2012 Traitement temps réel en VHDL de paquets réseau
  Validation des IP sous-traités EZDMA et PCIe
  
  Validation par des tests automatisés comparant un module software et un hardware en Python
  Développement Python : récupération des données serveur via une socket TCP/IP, implémentation de plusieurs threads et d’un mutex afin de comparer les données hardware et software
  
  Tests de recette sur carte Stratix IV des IP sous-traité TCP/IP, 10G Ethernet, EZDMA, PCI express
  
  Adaptation de l’API en C au besoin BNP pour des tests de performance

Formations

• ESIEE Paris (Noisy Le Grand)

  Noisy Le Grand maintenant

• Ecole Supérieure D'Ingénieurs En Electronique Et Electrotechnique

  Noisy Le Grand 2007 - 2012 Ingénieur electronique dans les transports

Réseau

• Clément LE DIEU DE VILLE

• Florent LA PIANA

• Florian LE ROUX

• Jérémie BENHAMOU

• Maxime APOLLONIO

• Michael RÉGIS

• Raphaël RICKLIN

• Tristan DE CANDE