Céline HUYNH VAN THIENG

Mise à jour de plans de test et de test bench VHDL pour la validation de FPGA suivant la norme DO254

Validation FPGA suivant la norme DO254
- Etude de documentation de conception détaillée des FPGA
- Rédaction de plans de tests unitaires
- Codage VHDL de test bench, validation
- Etude de couverture de code

Réalisation d'un système d’asservissement de position, sur une carte électronique comportant un FPGA et un DSP
- Ecriture du code VHDL d’un système d’asservissement de position pour
FPGA (Xilinx Virtex-5)
- Programmation en C d’un DSP (OMAP-L137), pour communiquer avec le FPGA et lui envoyer les consignes

Réalisation d’un système de suivi de trajectoire, sur la même carte
- Programmation en C du DSP et en VHDL du FPGA, pour suivre la trajectoire de platines et envoyer la position à un PC via une liaison Ethernet bidirectionnelle (protocole UDP)
- Programmation en C d’une interface sur PC pour communiquer avec le DSP (via la liaison Ethernet) et afficher les données reçues (la trajectoire des platines) sous forme de courbe

Réalisation d'une liaison série entre un FPGA et un PC
- Description en VHDL d'une interface RS-232 bidirectionnelle entre un FPGA et un PC
- Description en VHDL d'interfaces entre le FPGA et plusieurs composants sur PCB (ADC, amplificateurs, potentiomètre, capteur de température)
- Synthèse et implémentation du code VHDL sur FPGA Xilinx Virtex-II Pro
- Programmation en C d'un logiciel permettant, via la liaison RS-232 et le FPGA, de commander les composants du PCB, et de recevoir et d'afficher les données émises par l'ADC

Réalisation d'un filtre numérique pour capteur de mouvement
- Description en VHDL d'un filtre numérique pour un ASIC en minimisant la consommation
- Description en VHDL d’une interface SPI bidirectionnelle pour transmettre les données filtrées à un micro-processeur externe
- Simulation & synthèse du code VHDL (avec Mentor Graphics ModelSim, Cadence NCLaunch, Synopsys Design Compiler)
- Placement & Routage (avec Cadence SoC Encounter)

- Etude et modification du code RTL d'un crypto-processeur décrit en Verilog
- Etude et implémentation d’algorithmes de cryptographie : AES, DES, SHA
- Modification du code RTL pour réduire la durée d’exécution de ces algorithmes
- Simulation (Cadence NC-Verilog, Cadence SimVision)
- Synthèse (Mentor Precision, Xilinx ISE, Synopsys Design Compiler)
- Comparaison des résultats (taille et fréquence d’utilisation) entre plusieurs versions du crypto-processeur
- Programmation en C d’un logiciel simulant le fonctionnement du crypto-processeur (lecture d’un programme, affichage du contenu des registres après chaque instruction)