Eric DELAGE
ASIC/FPGA Design Expert
Expert en architecture et conception ASIC/FPGA avec 15 ans d'expérience. Je travaille actuellement sur des applications de traitement massif de données en temps-réel et sur les méthodologies de génération rapide de plateformes et de conception de blocs IP réutilisables.
J'ai une passion pour tous les aspects du développement de systèmes numériques. Les projets ambitieux me motivent ; j'aime travailler en équipe à relever les défis posés par la compétition. Je travaille dur pour me créer des opportunités de démarrer ma propre activité dans le domaine numérique ; toute aide sera grandement appréciée.
Mes compétences techniques:
# Architectures de SoC/SoPC pour apps multimédia, télécom et réseaux
# Traitement du signal pour communications numériques
# Traitement du signal pour photographie numérique
# Architectures de processeurs et mémoires
# Processeurs ARM, MIPS, Xilinx
# FPGAs Xilinx les plus denses
# Génération rapide de plateformes
# Conception de blocs IPs réutilisables
# Méthodologies de conception ASIC, FPGA
Mes compétences managériales:
# Gestion de projets ASIC/FPGA
# Engagement dans les processus d’assurance qualité
# Encadrement de stagiaires et d’ingénieurs débutants
Mes compétences linguistiques:
# Anglais courant
# Allemand courant (utilisation quotidienne)
Plusieurs expériences à l’étranger : 3 mois en 1996 à Eindhoven (Hollande), 18 mois en 1999-2000 à Hambourg (Allemagne), 7 mois en 2002-2003 à Freiburg (Allemagne). Ce fut l’occasion de mieux comprendre d’autres environnements culturels et d’apprendre d’autres manières de penser et d’agir. J'en ai profité pour épouser une Allemande.
Mes références sont sur LinkedIn à l'adresse http://fr.linkedin.com/in/ericdelage/fr
79 contactsEncadrer la rédaction des articles et des présentations des intervenants aux conférences SNUG aux Etats-Unis afin de s'assurer de leur niveau technique et sélectionner les meilleurs travaux.
2003 - 2009Centre de développement de Normandie, France
Telecom BU, H/W Design Group
# Responsable de la spécification, du développement et de la vérification de plusieurs architectures de System-on-FPGAs – ciblant les FPGAs les plus denses des familles Spartan-3 et Virtex-5 de Xilinx – pour des récepteurs de télécommunication professionnels.
# Responsable de la spécification, du développement et de la vérification de plusieurs architectures de System-on-FPGAs pour le streaming de données à 350Mb/s sur des réseaux TCP et à 950Mb/s sur des réseaux UDP. Etude d’architectures permettant le transfert de données via plusieurs liens Ethernet 1Gb/s simultanément.
# Etude approfondie des architectures de System-on-Chips/-FPGAs utilisant le concept de Network-on-Chip avec une attention particulière pour les architectures de switches supportant simultanément les services garanties et best-effort.
# Développement de bibliothèques d'IP réutilisables (environ 80 IPs hautement configurables)
# Mise en place d’une méthodologie de développement FPGA mettant l’accent sur la génération rapide de plateformes à base de processeurs (IBM/PowerPC ou Xilinx/MicroBlaze), la réutilisation de développement d’IPs et des méthodes de vérification rigoureuses.
# Encadrement de plusieurs stagiaires ingénieurs.
2002 - 2003Centre de développement de CIs de Freiburg, Allemagne
Digital Design Group
# Responsable du développement et de la vérification d’un processeur de traitement du signal fonctionnant à 100MHz et de son intégration dans un System-on-Chip (400kportes) monoprocesseur pour applications portables audio.
# Participation à plusieurs groupes de travail sur la définition d’un processus de développement de CIs pour l’entreprise avec une exigence forte de réutilisation des développements d’IPs.
2000 - 2002Centre de développement de CIs de Caen, France
Digital Media Business Line, Imaging Group
# Responsable de la spécification d’un System-on-Chip (800kportes) monoprocesseur(ARM946E-S) pour combiné caméra / appareil photo numérique (incluant le choix du partitionnement matériel/logiciel).
# Responsable de la spécification de plusieurs IPs de traitement d’image et de vidéo compatibles avec le protocole de communication point à point PHILIPS/DTL.
# Participation au développement et à la vérification d’un IP de compression/ décompression JPEG compatible avec le protocole de communication point à point PHILIPS/DTL.
# Déploiement du protocole de communication point à point PHILIPS/DTL et de la méthodologie de design PHILIPS/CoReUse.
# Encadrement de plusieurs ingénieurs débutants.
1999 - 2000System Laboratory of Hamburg, Germany
Video Compression and Storage Group
System-on-Chip Architect
# Responsable de la veille technologique du marché des caméras numériques et de la spécification d’une application de référence pour un combiné caméra / appareil photo numérique.
# Spécification d’un System-on-Chip (800kportes) biprocesseur (MIPS/R3000 & MIPS/R1900) pour combiné caméra / appareil photo numérique (incluant le choix du partitionnement matériel/logiciel).
# Etude des performances des System-on-Chips à base de processeurs MIPS incluant: modélisation en C du système matériel, étude de la chaîne d’assemblage, de compilation et d’édition de liens DIAB, programmation en C de séquence de démarrage et de benchmarks.
# Encadrement d’un stagiaire ingénieur.
1995 - 1998Centre de développement de CIs de Caen, France
Digital Media Business Line, Imaging Group
# Responsable de la spécification, du développement et de la vérification d’un sous-système de traitement d’image et de vidéo (250kportes) intégré dans un System-on-Chip (550kportes) monoprocesseur (MIPS/R3000) pour appareil photo numérique 1.3Mpixels.
# Développement de plusieurs CIs pour le marché de l’Imaging.
# Encadrement d’un stagiaire ingénieur.
Voir mes recommandations sur LinkedIn:
http://fr.linkedin.com/in/ericdelage
