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Etienne LAURENDEAU

PARIS

Electionseuropéennes 2024

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En résumé

Mes compétences :
FPGA Design, RTL Methodology (Applicable to ASIC)
VHDL, Verilog, System Verilog
Complex Designs, Memory Interfaces, Transceivers,
Ethernet, PCIe, etc ...
Tcl/Tk, Python Programming, C/C++
Project Management, Audit, Code reviews
Altera / Xilinx / Actel / Lattice Specialist
OS : Linux, Windows

Entreprises

  • A.L.S.E - Designer Chef de Projet & Instructeur

    2004 - maintenant Designs FPGA :
    * Développement de FPGA complets, pour tous domaines d'activité : automobile,
    aéronautique, ferroviaire, vidéo (professionnel et grand public), recherche scientifique
    (radioastronomie, énergie atomique, etc ...), industriel divers, militaire, etc ...
    * Flot complet de développement : Analyse des spécifications clients, Choix
    d'architecture, Codage RTL, écriture de bancs de test, Simulations (unitaires et Top
    Level), Synthèse / Placement & Routage, Contraintes timing SDC, Vérification et
    Debug hardware sur carte.
    * Design de blocs unitaires et IPs : Contrôleurs mémoires, Interfaces ADC/DAC,
    Interfaces Vidéos, Blocs de Traitement de Signal, Multiples types de DMAs, etc ...
    * Gestion de projet : Propositions commerciales, Gestion de planning, Gestion
    d'équipe, Interface directe avec le client (en français et en anglais) durant tout le projet.
    Documentation de conception en Français et Anglais.
    * Audit et Revue de design (code HDL, contraintes timings SDC)

Formations

  • INSA De Rennes

    Rennes 1998 - 2003 Diplôme d'Ingénieur en Electronique et Systèmes de Communications

    DEA d'Electronique

Réseau

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