Flavien PAUTREL
Ingénieur microélectronique, Alyotech
Jeune diplomé de l'ENSICAEN formation Microélectronique, je travaille désormais chez Alyotech-Cril Technology comme consultant.
Après un stage de design analogique chez STMicroelectronics, j'effectue actuellement une mission chez NXP Caen conception analogique et simulations de blocs analogiques.
49 contacts2007 - 201109/2007 -> 06/2008 : Mission chez NXP Caen dans le service des Tuners TV,
conception et layout de différents bloc analogique (Diviseurs de fréquence, mixer, capteur de température ... ) et simulations associées à ces differents blocs et sur d'autres blocs (meme niveau et haut niveau).
06/2008 -> 12/2008 : Mission chez ST-NXP Wireless Caen
Conception analogique et layout.
06/2009 -> 11/2009 : Mission chez France Telecom Rennes, suivi de projet de mise a jour de firmware de LiveBox et autres appareils internet d'Orange.
12/2009 -> 09/2011 : Mission chez NXP Caen de Design/Layout sur convertisseurs ADC
2007 - 2007- Simulation système des spécifications de filtre avec Matlab,
- Conception et fabrication d’un filtre RF à partir d’un oscillateur verrouillé par injection,
- Design de différents blocs sous Cadence,
- Layout du circuit avec Virtuoso de Cadence,
- Différentes analyses avec Eldo & Spectre notamment PVT (Process-Voltage-Temperature),
- Analyses DRC et LVS pour Virtuoso,
- Difficultés avec les spécifications de bruits de phase (Spécification GSM-Bluetooth)
- Verrouillage du signal sur surharmoniques pour une multiplication de fréquence, de 500 MHz à 2.5 GHz
- Technologie CMOS 65 nm,
- Langage utilisé : Cadence, MatLab.
2006 - 2007- Conception d’un régulateur de tension à l’aide d’un bandgap,
- Simulation système avec bloc en vérilog-a du schéma général,
- Conception de 2 OTAs avec des tensions d’alimentation variable
- Conception du bandgap avec un OTA et un jeu de transistor bipolaire,
- Simulation Spectre sur Température et Alimentation,
- Analyse statistique Montecarlo,
- Technologie CMOS 350 nm
- Langage utilisé : Cadence,
2006 - 2006- Mise en place d’une méthode dynamique d’analyse de défaillance par laser pour affiner les analyses statiques actuelles,
- Etude des fautes de circuits notamment les courts-circuits et les circuits ouverts et tous les défauts résistifs.
- Méthode Obirch et EMMI,
- Test Electrique sur circuits et sous pointe sur wafer,
- Interaction avec techniciens et ingénieurs
- Langage utilisé : LabView