Paris-13E-Arrondissement2011 - maintenantDirecteur de Projet au sein du pôle DEIVCE de la Direction Technique de SII.
SII
- Chef de projet
Paris-13E-Arrondissement2010 - 2011Chef de projet au sein du pôle DEVICE SII OUEST.
Gestion d’équipe de recherche et développement dans le domaine de la télévision numérique (Set-top box).
- Suivi client
- Suivi interne de la réalisation
- Implémentation de nouvelles normes
- Respect des processus qualité CMMI
- Gestion des risques et tableaux de bord projet
- Anticipation (Norme DLNA/uPnP, Streaming adaptatif, OpenGL, 3D stéréoscopique)
Enensys Technologies
- Project Manager - IP Distribution
RENNES2008 - 2010Project manager of IP Distribution product line.
Responsable d’une équipe de 7 personnes pour la conception et le développement de produits de transport de flux vidéo (DVB) et audio (DAB, DMB) sur des réseaux IP.
Taches principales :
- Gestion de projet (Proche des clients de la phase de spécifications jusqu’aux tests d’acceptance)
- Développement Hardware et Fpga
- Software embarqué bas niveau (Kernel et drivers)
- Gestion SNMP et IHM
- Développement, intégration et tests
- Veille technologique pour l'anticipation et le lancement de nouveaux produits et implémentations
- Tests d’interopérabilité et certification
Alcatel-Lucent
- Ingénieur Intégration
Paris2005 - 2008NGN Fixe Mobile avec la Média Gateway Alcatel 7570 MG dans le réseau mobile 3G
Définition de la stratégie de plan de tests (unitaires, d'intégration et de fonctionnalité 2G/3G).
Intégration des différents softwares.
Définition, rédaction des scripts de test (H248, ALCAP)
Réalisation des Appels 3G/IP/TDM en Voix et Data Transparents.
Investigation et intégration des corrections
Alcatel-Lucent
- Ingénieur Designer Firmware Temps Réel
Paris2004 - 2005Développement de drivers ioctl VxWorks PQII/PQIII : FCC Ethernet, SCC Série, E2PROM, I2C …
Design de Datapath (SAR AAL5 et AAL2, ATLAS, Framer, LIU), Traffic Management…
Elaboration tests unitaires, tests aux limites, plan de features tests
Process de développement Incrémental et Itératif
Ecole d'ingénieurs LOUIS DE BROGLIE
- Enseignant vacataire
2001 - maintenantKer Lann - Bruz (35)·
Cours magistraux, TDs et TPs sur les 3 niveaux du cycle d’ingénieur·
Modules enseignés :
1ère année : Logiques
2ème année : Architectures des Ordinateurs, VHDL
3ème année : Filtrage Numérique et projet de fin d'année sur les cartes d’évaluation Xilinx et Altera.
Paris2001 - 2004Responsable de la conception et de la coordination du travail de 4 personnes pour la réalisation d’une carte de contrôle (4 processeurs)
Planification projet : Plan de charge et estimation du développement (taille, durée, livraison)
Réalisation d’une partie des schémas et intégration de l’ensemble du travail.
Suivi de Intégration firmware
Newbridge
- Ingénieur Designer Hardware Carte / FPGA
1999 - 2001Ingénieur Designer Hardware - Cycle de développement Carte
Architecture, Spécifications, Réalisation des schémas (Mentor Graphics)
suivi du placement/routage
Suivi de la fabrication des prototypes en France et à l’étranger
Intégration Firmware et Software, élaboration des programmes de test
Mise au point et suivi de l’industrialisation des cartes, veille technologique
Ingénieur Designer FPGA - Cycle de développement FPGA/CPLD
Architecture, évaluation des performances, estimation des ressources et choix de la matrice
Spécification, design VHDL, simulation, synthèse et routage, mise au point des prototypes
