NABIL EL AMIRI

Design et vérification d’IPs (Imaging) visant à intégrer un circuit numérique ISP (Image Signal Processing) en technologie 32 nm.

- Rédaction de la spécification fonctionnelle des IPs (description de l’architecture, de l’interface et des registres) à partir du modèle de référence (C).
- Développement de la partie algorithme en langage C(RTL).
- Vérification de code C avec le modèle de référence (bit-accurate vérification).
- Génération du RTL (verilog) à partir du code C via l’outil Catapult-C (Mentor Graphics)
- Développement du wrappeur I/F en verilog.
- Développement d’un testbench pour la vérification de la partie processing ainsi que de la partie wrapper.
- Vérification du code Verilog par comparaison avec le modèle de référence.

Mission:

-Validation et synthese d'une IP DFT:
+ Simulation et analyse des waveforms
+ RTL et sdc check (spyglass)
+ Synthese 65,40 et 32 nm (définitions des contraintes)
+ Preuve formelle (formality)
+ Analyste de timing (primetime)
+ ATPG (tetramax)

De Mai 2008 à Aout 2009: ST Ericsson, Grenoble

Entité: Media, Mobile et Communication.
Contexte: développement du circuit Nomadik 8500.

Mission:

- Intégration d'IP (Fifo asynchrone STbus et AXI):
+ Simulation - analyse des waveforms
+ Synthese 45 nm (Définition des contraintes)
+ CDC check

- Insertion de BIST

Environnement: VHDL, Verilog, NcSim, ASIC, BIST, UNIX, LINUX, Base de donnée Clearcase.

01/08-04/08 CEA-LETI, Grenoble
(4 mois) Test et verification

Test et verification d’une unité reconfigurable de traitement du signal visant à intégrer l’architecture NOC FAUST 2 (ASIC) dans le cadre du projet MAGALI.

- Définition d’un model fonctionnel codé en C des différents opérateurs VHDL présents dans l’unité.

- Génération d’un testbench codé en VHDL.

- Définition de Makefile et de script (langage TCL) pour la compilation et la simulation.

- Simulation des opérateurs VHDL sous Modelsim SE 61B puis comparaison avec le model C.

Environnement: VHDL, C, TCL, Modelsim SE, ASIC, UNIX, LINUX.


03/07-10/07 CEA-LETI, Grenoble
(9 mois) Designer numérique

Implémentation d’un démonstrateur de la technologie MIMO 2x2 basé sur le protocole 3GPP/LTE OFDMA basé sur une architecture NOC FAUST développé par le CEA/LETI.

FAUST est une architecture de system-on-chip pour les télécommunications, basé sur un protocole distribué pour la synchronisation des unités fonctionnelles et les échanges de données et conçue pour des applications nomades temps-réel télécom et multimédia (4G, MIMO, etc.).

- Développement d’un environnement de co-simulation (SystemC-VHDL).

- Configuration SystemC des modules VHDL présent dans l’ASIC puis test sur plateforme.

- Modélisation et simulation comportementale des modules VHDL présent dans le FPGA sous Modelsim SE 61B.

- Implémentation des unités présentes sur le FPGA Xilinx Virtex 4 et simulation de la chaîne de transmission sur plateforme de test (ASIC + FPGA).

Environnement: VHDL, SystemC, Modelsim SE, Xilinx ISE, FPGA (Virtex 4), ASIC, UNIX, LINUX.

Mission: Etude, développement et implémentation sur FPGA d’une interface 10 Gigabit Ethernet dans le cadre du projet de conception d’un commutateur Ethernet fonctionnant à 10 Gb/s.

1/Développement d’un environnement de simulation et de test par modélisation comportementale en VHDL de l’interface.

- Description VHDL des différents blocs composants l’interface.
- Simulation logiciel de l’interface.
- Implémentation sur et FPGA et simulation sur banc de test.

2/Modification d’une carte multiplexage/démultiplexage.

- Rédaction du cahier des charges.
- Programmation du CPLD présent sur la carte.

Environnement technique : VHDL, Verilog, Modelsim SE, Xilinx ISE, CPLD (Cool Runner II),
FPGA (Virtex II Pro), Ethernet.

L'IMEP est un laboratoire dont les recherches sont axées essentiellement en microélectronique, électromagnétisme et photonique.

Ma mission (3 mois) au sein de ce laboratoire en tant que stagiaire était de caractériser des diodes à cavités vertiacle appellées VCESL( Vertical Cavity Emetting Source Laser);les données issues de cette caractérisation étaient ensuite traitées sous logiciel Matlab.