SCHILTIGHEIM2008 - maintenantConception de blocs en verilog dédiés à un ASIC de plusieurs million de transistors.
ELSYS DESIGN
- Ingénieur design logique
Cachan2006 - 2008Design de fonction logique en Verilog ou en VHDL pour des applications diverses comme la téléphonie mobile, le domaine spacial et le domaine des serveurs.
J'ai réalisé trois missions distinctes chez des clients en tant qu'intervenant extérieur:
- NXP (Philips Suresnes)
- ASTRIUM EADS (Vélizy)
- BULL SAS (Clayes sous bois)
TAK IMAGING
- Ingénieur Hardware (design logique)
2001 - 2006Conception d'IP en VHDL dédié au monde de l'impression (Imprimante laser et imprimante pour les tirages de photo personelle au format 10x15).
Ces IP étaient intégrées au sein d'ASIC.
J'ai travaillé sur le design et l'intégration d'IP externe concernant deux ASICs.
