Ingénieur FPGA / ASIC / SoC.
Scrum master et leader technique d'une équipe de développeurs.
16 ans d'expérience en electronique numérique dont 8 au Japon.
Entreprises
VITEC Multimédia
- Ingénieur électronique
2011 - maintenant• Conception et implémentation d'algorithmes de traitement vidéos pour cibles FPGA
-> Spécification et validation des algorithmes par un modèle software.
-> Design RTL, simulation et validation sur cibles FPGA.
• Conception de cartes électroniques pour applications vidéos
-> Etudes (faisabilité / technico-économique)
-> Design de schémas électroniques
-> Suivi de routage
2009 - 2011• Conversion de quatre flux vidéos HD/Full-HD en sortie HD multiviewer (Traitement Vidéo). Responsable du projet.
• Conversion d’un flux vidéo HD/Full-HD en sortie standard PAL/NTSC (Traitement Vidéo). Responsable du projet.
• Conception du bloc de contrôle mémoire pour un ASIC intégré dans un caméscope numérique.
• Conception du modèle en C et RTL de l'algorithme de compression d'image JPEG-XR.
• Conversion de quatre flux vidéos en sortie standard PAL/NTSC (Traitement Vidéo). Responsable du projet.
• Mise à jour d’un système sur puce (SoC) de communications sans fil entre véhicules. Responsable technique.
• Design de l’ IP core de l’algorithme de correction d'erreurs BCH. (génération automatique du code RTL synthétisable à partir de paramètres choisis par l’utilisateur). Initiateur et responsable du projet.
2004 - 2009• Développement de la couche physique du WIMAX pour station mobile et station de base.
Responsable de la vérification RTL et synthèse FPGA.
• Conception de l’algorithme de correction d’erreurs d’un lecteur de disque holographique (LDPC et Reed-Solomon).
-> Algorithme (ECC) publié sous les standards ECMA :
http://tinyurl.com/3otn6jt
http://tinyurl.com/3aoofpx
• Réalisation de l’ IP de l’algorithme Reed-Solomon (génération automatique du code RTL synthétisable à partir de paramètres choisis par l’utilisateur).
Initiateur et responsable du projet.
• Réalisation de l’ IP de l’algorithme de chiffrement AES-128/192/256 encodeur/décodeur.
Initiateur et responsable du projet.
• Conception de l’IP des opérations de division et racine carrée.
• Implantation d’un OS temps-réel (micro-c OSII) sur un système sur puce (SoC) dans un FPGA, communication TCP-IP avec un pc.
• Conception de l’algorithme CORDIC (COordinate Rotation Digital Computer), calcul de fonctions trigonométriques.
2004 - 2004• Design d’un codeur/décodeur MPEG-1 pour cible FPGA (Xilinx Virtex2). Implémentation Verilog. Design des blocs DCT/IDCT, quantification, codage RLE et Huffman.
• Consultant en base de données chez Motorola Japan. (SQL, VBA). Interface avec les équipes usa et europe.
Advanced Telecommunications Research International Institute (ATR, Kyoto, Japon)
- Stagiaire
2003 - 2003• Stage de fin d'études dans un centre de recherches au Japon (ATR).
Recherche et développement d'algorithmes pour l'amélioration de la transmission d'une antenne ESPAR.
-> Publication d'articles et présentations lors de conferences au japon (IEICE Sendai 2003, IEICE Niigata 2003).
