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Matthieu COUSIN

Meudon

En résumé

Plus de 10 années d'expériences dans le domaine du semi conducteur m’ont emmené à une expertise du
logiciel Cadence ainsi que du langage de programmation skill. Je possède de nombreuses expériences en tant qu'ingénieur layout et design: analogique et mixte ou digital fait main. J'ai travaillé au niveau IP (ex: charger, DCDC, LDO, LUT, adder, etc…). ainsi qu'au niveau IC (top power management, audio, fpga). Les autres aspects de mon travail sont: la préparation, l’assemblage et l’analyse des contraintes du routage top.
Mon objectif est toujours la livraison de blocs fonctionnels chez le fondeur en respectant le planning.

Mes compétences :
Asic

Entreprises

  • Intel - Ingenieur layout

    Meudon 2013 - maintenant ● Dessin fait à la main de mémoires embarquées
    ○ Vérification Back-end
    ○ Techno FinFET

  • Texas Instruments - Ingénieur confirme layout analogique et mixte

    Villeneuve-Loubet 2010 - 2013 HVAL - IPG - MIC BU (High Volume Analog and Logic - Information Products Group - Multiprocessor Integrated Companions Business Unit)

    ● Circuits dediés au power management pour des applications mobile.
    ○ De nombreux circuits en production (~10): de 5 a 50mm² et jusqu’a 200 entrées/sorties.
    ○ Techno TI CMOS 0.35um (LBC7) et 0.13um (A035)
    ○ Contraintes de faible consommation (Low leakage)
    ○ Utilisation de differents types de boitiers: BGA, WCSP (jusqu’a 14x14), QFN (multirow 108).
    ● Leader backend de circuit top et coordination du projet
    ○ Repartition des entrées – sorties (ballout), implementation et caracterisation du boitier.
    ○ Floor planning et partitioning du top: creation de vues BBox et des sous circuits.
    ○ Interface entre le leader du projet et toutes les ressources layout de l’equipe
    ○ Revue layout des IPs utilisees (matching, power, etc…).
    ○ Routage du top avec caracterisation complete.
    ○ Livraison du circuit a la fonderie (une trentaine de livraisons effectuees).
    ● Realisation, modification et supervision d’IPs analogiques:
    ○ SMPS jusqu’a 12A, LDO de 50 a 300mA, charger, oscillateurs, DAC etc…
    ○ Suivi du developpement layout des modules realises en externe (France, Inde)
    ● Amelioration de la methodologie
    ○ Creation de nombreux outils d’aide a la realisation du layout (Cadence skill et visual basic)
    ○ Simplification de l’etape de verification avant livraison des circuits (shell)

  • ST-Ericsson - Ingénieur layout analogique et mixte

    2008 - 2010 AMS BU (Analog and Mixed Signal Business Unit)

    ● Circuits dedies a l’audio (ampli class G) et au power management pour des applications mobile
    ○ De nombreux circuits en production (MAT30).
    ○ Techno CMOS ST 0.12um (HCMOS9A).
    ○ Utilisation de differents types de boitiers: BGA, WCSP (6x6), Copper pillar.
    ● Leader backend ou aide au leader backend de circuit top
    ○ Repartition des entrées – sorties (ballout), implementation ou suivi du boitier.
    ○ Floor planning: creation de vues abstract
    ○ Routage du top et de sous circuits (alimentation, noeuds sensible, noeuds bruyant, etc…)
    ● Realisation, modification et supervision d’IPs analogiques.
    ○ LDOs, Bandgap, DAC, LineIn, LineOut, etc, ...
    ○ Suivi du developpement layout des modules realises en externe (France, Italie, Chine)
    ● Autres.
    ○ Encadrement d’un stagiaire.
    ○ Aide a l’equipe de Shanghai pour leur 1er testchip (revue ESD, choix du boitier, livraison)
    ○ Creation de nombreux scripts et test des outils de l’equipe CAD.

  • M2000 - Ingénieur electronique

    2005 - 2008 Equipe Hardware (start up)

    ● Realisation des blocs de base d’un FPGA.
    ○ Netlist et simulation electrique avec variation de parametres (T°, process, alim)
    ● Implementation des blocs: LUT, Cross matrix, Adder, PADs, ESD protections etc...
    ○ Techno CMOS TSMC 65nm
    ● Realisation du top: definition de l’arbre d’horloge et verifications final.
    ● Automatisation du transfert de technologie des blocs depuis CMOS 0.18um vers CMOS 0.12um
    ● Support CAD: Cadence virtuoso, design kit (TSMC, Chartered, ...), Calibre.

  • STMicroelectronics - Ingénieur layout

    2004 - 2005 Consultant ALPLOG (groupe ALTRAN)

    ● Test Insert Layout Team: Layout de cellules de test pour la caracterisation des techno avancees
    ○ Techno CMOS ST 120, 90, 65nm et techno Bipolar ST 90nm

  • Bull - Ingénieur layout

    Les Clayes-sous-Bois 2003 - 2004 Consultant CIRIEL (groupe ALTRAN)

    ● Developpement du CPU des serveurs GCOS: Olympus2b.
    ○ Layout, simulation electrique, etude timing de quelques modules, Techno CMOS ST 90nm

  • Bull - Ingénieur layout

    Les Clayes-sous-Bois 2002 - 2002 Stage de fin d'etude

    ● Transfert de technologie d’un CPU depuis une vue symbolique vers CMOS ST 0.13um

  • LIRMM - Ingénieur layout

    2001 - 2002 Projet de fin d'etude

    ● Conception d’un testchip pour la norme boundary scan analogique. Techno CMOS AMS 0.7um

  • Bull - Ingénieur analogique

    Les Clayes-sous-Bois 2001 - 2001 Stage d'ete

    ● Modification et simulation de la RAM d’un CPU. Techno CMOS 0.13um

  • Wany Robotics - Developpement logiciel

    2000 - 2000 Stage d'ete

    ● Developpement d’un logiciel d’aide a la navigation des voiliers. Visual C++

Formations

  • Ecole Polytechnique Universitaire De Montpellier (Ex-ISIM) (Montpellier)

    Montpellier 1998 - 2002 Ingenieur

    Micro-Electronique et Automatisme - Master of science

  • Lycée Jules Ferry

    Versailles 1996 - 1998 BAC +2

  • Lycée Jules Ferry

    Versailles 1996 - 1998

Réseau

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